Verilog i VHDL
Verilog i VHDL su jezici Opis hardvera koji se koriste za pisanje programa za elektroničke čipove. Ti se jezici upotrebljavaju u elektroničkim uređajima koji ne dijele osnovnu arhitekturu računala. VHDL je stariji od dva, a temelji se na Adi i Pascalu, čime se nasljeđuju karakteristike obaju jezika. Verilog je relativno nov, a slijedi kodne metode C programskog jezika.
VHDL je snažno tipizirani jezik, a skripti koji nisu snažno upisani, ne mogu se kompilirati. Snažno upisani jezik kao što je VHDL ne dopušta miješanje, ili rad varijabli, s različitim razredima. Verilog koristi slabu tipkanja, što je suprotno snažno upisanom jeziku. Druga razlika je osjetljivost na slučaj. Verilog razlikuje velika i mala slova, a ne prepoznaje varijablu ako se slučaj koristi u skladu s onim što je prethodno bilo. S druge strane, VHDL nije velika i mala slova, a korisnici mogu slobodno mijenjati slučaj, sve dok znakovi u imenu i poredak ostanu isti.
Općenito, Verilog je lakše naučiti nego VHDL. To je dijelom posljedica popularnosti C programskog jezika, što većini programera upoznaje s konvencijama koje se koriste u Verilogu. VHDL je malo teže učiti i programirati.
VHDL ima prednost što ima puno više konstrukata koji pomažu u modeliranju na visokoj razini i odražava stvarni rad uređaja koji se programira. Složene vrste podataka i paketi vrlo su poželjni pri programiranju velikih i složenih sustava, koji mogu imati puno funkcionalnih dijelova. Verilog nema koncept paketa, a sve programiranje mora biti učinjeno jednostavnim vrstama podataka koje pruža programer.
Konačno, Verilog nema upravljanje knjižnicama programskih jezika. To znači da Verilog neće dopustiti programerima da stavljaju potrebne module u zasebne datoteke koje se zovu tijekom kompilacije. Veliki projekti na Verilogu mogli bi završiti u velikom, teškom traganju.
Sažetak:
1. Verilog se temelji na C, a VHDL se temelji na Pascalu i Adi.
2. Za razliku od Verilog, VHDL se snažno upisuje.
3. Ulike VHDL, Verilog je osjetljiv na velika i mala slova.
4. Verilog je lakše naučiti u usporedbi s VHDL.
5. Verilog ima vrlo jednostavne vrste podataka, a VHDL korisnicima omogućuje stvaranje složenijih vrsta podataka.
6. Verilog nema upravljanje knjižnicama, kao što je VHDL.
